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基于CPLD的控制卡的关键设计

基于CPLD的控制卡的关键设计 2012年09月04日 来源： 1 脉冲的发送逻辑 脉冲发送逻辑是控制卡的核心，采用的是将要发送的脉冲总数存入到CPLD的寄存器中，每周期进行累加，采用累加器的进位信号作为脉冲序列的来源，进行处理，得到驱动器的指令脉冲。 系统使用状态机描述工作流程，工作流程如下： 第一个节拍：总线操作节拍，以写信号位标准，当写信号有效时，控制卡读取外部给定脉冲最： 第二个节拍：总脉冲量计算节拍，在总线节拍结束后进入，这个节拍计算要发送的总脉冲量，置入寄存器，准备参与算术运算； 第三个节拍：启动累加器节拍，在总脉冲量计算节拍结束后自动进入，这个节拍根据实际发送的脉冲算术和作为加法器的加法数预置值，并将加法器的累加寄存器预置为最大值的一半； 最后的节拍：累加器工作节拍，在启动累加器节拍后自动进入，这个节拍将加发器的和置入累加寄存器中，进位标志作为脉冲取山，该节拍持续工作，在写操作信号到达后结束。最后进位标志有可能是尖脉冲，将其经过一个2分频器，将得到占空比约为50％的方波。 2并行总线命令的接收 主控制板通过并行总线每个周期向运动控制卡发送1 6位命令。命令中的高三位表示为运行状态，低13位表示给定的速度值。 运动控制卡命令的接受逻辑为：以并行总线的写信号作为每个周期的开始，第一阶段将命令字读入，其中数据部分(速度给定)和命令部分(系统工作状态)分别读入道不同的寄存器中；第二个阶段将数据部分接收的脉冲量送入DSP中，与DSP的脉冲量相加得到脉冲量发送的总和；第三个阶段将脉冲总量发送至CPLD的寄存器中，以此结果作为要发送脉冲的量；第四阶段是通过脉冲发送逻辑发山相应脉冲。当下一周期的写信号有效的时候，自动进入下一轮四阶段的循环。 这里的并行总线是板间总线，其范围在一个机柜内，在物理接口上采用ISA总线的插槽。由于这里的并行总线是一个单向的，即总是主控制板向运动控制卡写，因此未采用ISA总线的时序标准，而是通过CPLD产生相关逻辑，并行总线包括l6位数据信号、8位地址信号、和读写信号。对于并行总线的地址信号，由CPLD设置烈向三态缓冲锁存器，来保证时序的可靠。 3控制系统结构的设计 控制系统以一定的控制周期对导带电机的速度进行采样，并以它作为各轴速度的给定值(实际是下一个周期速度的给定值、)。从而实现它们之间的同步。从理论上讲，当控制周期无限短时，这种方法可以实现完个的同步。但是实际上，由于程序执行时间和控制延迟的存在，控制周期不可能无限制的缩短，因此在升降速时就会山现一定的偏差。 为解决系统的同步问题，本文采用了两种方法：脉冲补偿方法和PID控制方法。 脉冲补偿方法：脉冲补偿方案的原理比较简单，采用人工于动方式来补偿在升降速时各轴的脉冲偏差。脉冲的补偿在每个控制周期之内进行。 PID控制方法：加入编码器的反馈，可以更加精确地跟踪电机运行的运行速度。采用PID控制可以有效的提高控制精度，消除稳态误差。

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